基于高阶矩的非高斯延时分布表征模型文献综述

 2023-08-09 04:08

文献综述(或调研报告):

在当代的科技中,节点,晶体管和内链随着物理尺寸的不断缩小,越发受到大幅度变化的工艺参数的影响,这导致了许多的电路可靠性问题。[1] 对与数字电路来说,这些底层的变化需要更加全面的分析方法来解决问题。因此,我们可以看到很多的工作致力于解决制造过程中的不确定性导致的可靠性问题,这些工作从工艺误差建模到电路级别的分析都有涉及。其他也有很多工作希望能减小这些不确定效应,例如时钟调借和电压调节都被提出并分析。

要提升电路性能,一个最简单的方法就是将时钟加速,或者说就是缩短时钟周期。在2004年IRTS组织预言了,随着制造工艺的不断进步,时钟频率会以每年21%的增长速度从2002年的2.9GHz进步到2015年的33.4GHZ。[3] 这个乐观的猜想在2013年被纠正了,变成了在2015年会达到5.9GHz,也就是其实每年只有4%的增长率。这几年的时钟频率增速放缓,是由很多原因导致的,其中包括了工艺误差,功率消耗,噪声,还有可靠性和老化的问题。

静态时序分析(STA)曾经世界上最有说服力,也是最成功的数字电路分析方法。但是,在近年来,用该方法来分析电路造成了越来越多不准确的预测,人们开始怀疑STA的有效性,怀疑他是否能够正确的分析工艺参数的统计模型。这使得更多的研究转向了与传统时序分析有很大不同的统计静态时序分析(SSTA)。[11]

在一个数字电路里面,其实,现实中我们几乎不可能得到一个工艺参数的确定值,例如物理尺寸。所以,每个逻辑门和内部链接在每个芯片之中都会有或多或少的变化,这就被称为工艺误差。从半导体工业开始运转的初期,工艺误差的问题就已经存在了。他们一开始并没有显著的影响,因为相对于逻辑器件的维度来说,这些工艺误差并不怎么明显。然而在当代先进的技术中,这些小误差却变得相对很大,例如在70nm的制造工艺中有15.7%的1西格玛误差率,这导致了我们很难通过最大估计的方法来进行设计。同样的,内部的误差已经变得比外部误差更加相关。有一些内部误差几乎是完全随机的,导致传统的最坏情况设计已经不能再适用了。

芯片尺寸不断缩小使得工艺误差不能在真正的制造行为发生之前确定下来,在不同的芯片之中他们也有不一样的表现。在设计阶段,时序分析仍然是必要的,因为设计者需要知道这个芯片在经历了不同的工艺误差之后到底能表现的怎么样。所以,逻辑门和内链就被建模为不同的随机分布,由制造厂商来决定的。这样的分析导致了统计静态时序分析(SSTA)的繁荣发展。

除了缩小的芯片尺寸,电压也在不断地缩小[2]。在低电压和更加紧凑的电路设计下,人们需要利用更加新颖的模型来分析电路性能随着工艺误差带来的改变。传统的STA静态时序分析工具是基于既定的工艺条件下进行电路延时分析,即所有的会影响电路延时的参数,例如栅极长度,氧化层厚度,还有阈值电压和温度,都被设计为定值。因此并不能有效的分析电路延时。但通过SSTA统计静态时序分析,我们可以建立全新的模型,通过例如蒙特卡洛仿真[2]等基本方法即可解决很多的工艺误差带来的问题。

在电路中,一个信号变得稳定的最新时刻是信号通过延时最久的组合逻辑路径之后的时刻,也叫做最长路径。但这个最长路径的延时往往不是一个定值,因为制造过程中产生的工艺误差会使得他每一次都又不一样的结果。而因为电路延时最大值是由最长路径决定的,电路延时最小值是由最短路径决定的,那么所有的延时都能从电路本身的模型取得。但是,分析列举所有情况的延时是完全没有必要的。只要求出最好情况和最坏情况即可概括整个电路的延时情况。所以在延时分析中,两种基本的操作,就是最大和求和,都被递归的得到了使用。分析时,我们最重要的就是求出两种极端的情况,从而通过极端情况来简化计算,简化所有随机模型的分布带来的几何级数的计算量增加。

在统计时序分析中,最长路径延时和最短路径延时的计算都非常重要。如果所有门的延时都是一个定值,那这样的计算不是一件难事。但是当工艺误差被考虑进去之后,计算的复杂度巨量增加了,因为最大和综合计算变得统计级的增加。同时,他们的结果会与其他的随机变量相关,会导致更加巨大的复杂度。因此,研究者们提出了不同的分析方法,例如APEX[1]概率近似,例如APWEX波形近似[9]都是有效的模型和方法。更多的矩匹配内容在[11][2]中也有提到。

数字电路在随着时代不断发展的过程中,产生了许多的问题。当今时代人们面临的挑战是更加新颖的,要在先进工艺和低电压的条件下进行传统的延时分析。延时分析不同于以往,现在的条件更加先进。统计静态时序分析SSTA已经在学术界有了多年的名气,有许多被提到的研究都已经在这条路上走了很远。但是,广泛的将SSTA运用于工业界仍有困难。我们需要将更多的注意力放在如何建模分析空间关系和非线性的延时关系上。现在最先进的SSTA方法仍未能够解决内链分析的问题,耦合噪声的问题,和时钟的问题还有复杂延时的建模。同时,一个最主要的担忧是芯片的验证,也就是统计延时分析面对实际情况是否能够完全胜任。SSTA必须要越过纯数据的分析,最终能够给用户带来收益。

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