文 献 综 述
一、研究背景
信息技术发展很快，数据处理速度加快，人们对数据需求量和数据传输速度要求不断提升，致使业界不断提高数据传输接口速度[1]。增加数据位宽方式(并行传输)提高传输数据率，会导致引脚数量增加，芯片封装难度大，增加系统复杂性和成本[2]。并且数据线之间会有互相电磁干扰，且时钟频率提升到一定频率后，数据线之间的同步很难保证。高速并行接口面临着很大局限性。采用差分传输，两个信号互相比较，噪声减小，大幅度减少了对外干扰，抗干扰能力加强，减少引脚数目，更少布线要求，更少的集成芯片封装，简化整体系统设计。其次，不需要考虑时钟与数据的传输同步，因此可以大大提高传输速率，引脚数据线间电磁干扰小，故高速串行接口传输更符合未来发展趋势。
CMOS 接口最先应用，但随着数据传输速率的增加，CMOS接口瞬间电流迅速增大，导致功耗增长过快[3]。LVDS电平标准的接口虽然具有较为突出的抑制噪声能力，但当转换器分辨率增加,接口引脚数量成几何倍数增加,数据传输速率有限。随着ADC、DAC采样率和采样速率的不断提升,传统 CMOS、LVDS接口标准不适用高带宽、多通道高速传输平台的设计[4]。JESD204标准的高速串行接口标准应运而生，JESD204满足未来高速数据传输需求，逻辑器件与高速转换器间的输入/输出引脚数目更少。JESD204系列协议标准主要用于转换器与逻辑器件FPGA之间数据传输，其封装面积小，布线数量少，减少系统设计成本，功耗较低等优点，更便于板级PCB设计，已成为高速数据传输的首选标准，实用性更强[5]。因此JESD204系列标准已经成为高速传输数据接口的主要协议。
二、国内外研究现状
2006年，在国际上JEDEC组织推出了JESD204第一个版本，一个或多个转换器和接收器之间的一个串行通道，定义为串行数据链路。2008年4月份JESD204A版本添加了多个转换器下的多通道对齐串行通道的功能，支持的通道数据速率是312.5Mbps-3.125Gbps[6] 。2011年7月发布新版本JESD204B。JESD204B实现确定延迟，单通道数据速率上升到了12.5Gbps，分成设备的3个速度等级，JESD204B使用设备时钟作为主要时钟源，兼容JESD204和JESD204A版本[6]。
国际上，Xilinx、Intel 已经推出较为成熟的JESD204B商业化IP，均具有局限性。Xilinx中JESD204B产品包括JESD204B链路层和物理层，没有囊括数据传输层设计，在此处设计时需用户独立设计传输层，且用户需使用面向高速数据流传输的可扩展接口数据接口传输数据[7]。
在国产FPGA领域，中电10所开发出基于JESD204的IP核，此IP基于Xilinx系列芯片开发，使用超高速集成电路硬件模数语言设计，单通道最高传输速率3.2GSPS不支持确定性延迟，速度不能达到最高速度12.5GSPS[8]。
文献[9]分析了JESD204B协议工作原理，利用JESD204B协议实现同步关键技术，设计了多通道数据采集板，使用JESD204B IP实现了相控阵雷达中多通道数据同步采集，主要工作是JESD204BP驱动时钟的设计和布线。在文中分析了子类1中确定性延迟的组成部分，测试了两个双通道ADC，采样率为250MSPS的ADS42JB69的延迟。同一个ADC通道之间的延迟在10皮秒以内，两个ADC通道之间的延迟在80皮秒左右。多个系统之间的信道延迟在200皮秒以内。系统总的确定延迟约为18.86纳秒。2015年6月，电子科技大学使用Xilinx的JESD204B链路层IP，及通过GTX构建JESD204B物理层，建立数据链路并且在硬件板子上实现测试[10]。2017年8月，西安电子科技大学使用GTH,实现了4通道JESD204B，单通速率6.25Gbps。中北大学和国防科技大学[11]使用GTX实现了JESD204B的物理层、用硬件描述语言（Verilog HDL）实现了链路层和传输层，通道传输速率有7.4Gbps和3.125Gbps，并进行板上测试。
文献[12]比较了JESD204B接口相对于传统并行数据接口的优势，详细介绍了基于XILINX公司FPGA IPcore的设计流程，实现了对TI ADS54J60芯片JESD204B接口的数据读取操作[12]，并通过对采样数据进行FFT变换，对信号进行了无杂散动态范围和信噪比的分析。整个流程对设计具有JESD204B接口的AD提供了较好的帮助。在对其他FPGA研究室可以作为参考资料。
